306 mW就能实现厘米级精度，移动端dToF的功耗天花板被打破了吗？

此研究发表于IEEE Open Journal of Solid-State Circuits，报告了一款采用3D堆叠65nm/65nm CMOS工艺开发的240×160单光子雪崩二极管传感器。该器件专为移动设备的直接飞行时间3D成像设计，核心成就包括：

• 高集成度3D架构：顶层采用背照式(BSI) SPAD阵列，像素间距16μm，填充因子高达49.7%

• 创新的滚动快门与读出机制：首次提出四分区滚动快门(Quad-partition rolling shutter)模式与像素内直方图压缩技术，在显著降低硅片面积与功耗的同时，维持高效的数据处理能力

• 直方图畸变校正(HDC)算法：针对粗细两级时间数字转换(TDC)架构中的线性不连续问题，HDC算法使9.5米范围内测距精度达1cm，精密度达9mm

• 强大的环境抗干扰能力：在10 klux强阳光下，仍能实现4米远距离探测，满足户外移动端应用的严苛要求

此研究由Adaps Photonics(阜时科技)团队主导，成员背景横跨学界与业界顶尖机构。通讯作者Chao Zhang为荷兰代尔夫特理工大学博士，师从SPAD领域权威Edoardo Charbon，曾任职于NVIDIA。

团队专家包括来自北京大学的Ning Zhang(专精功率器件与模拟IC设计)、新加坡国立大学与伦敦帝国学院的Zhijie Ma(超材料与纳米光子学)、加州大学伯克利分校的Letian Wang(半导体工艺与算法)，以及来自斯坦福大学的Jieyang Jia与Kai Zang，分别专注于光电器件、量子材料及CMOS兼容SPAD性能提升。

三维感知(3D Sensing)已成为智能手机、AR/VR头显及智能家用机器人的核心功能。在众多深度感知技术中，基于SPAD的dToF技术因其超高光灵敏度、长距离探测能力及低功耗特性脱颖而出。

然而，实现大规模SPAD阵列应用于移动设备面临严峻挑战：

1. 互连复杂度与硅片面积：传统时间相关单光子计数(TCSPC)架构需要SPAD与TDC之间大量连接，随像素数量增加，布线难度呈指数级增长

2. 数据带宽与功耗瓶颈：大规模SPAD阵列每秒产生数十亿个单光子事件，对IO带宽、实时数据处理及功耗控制提出极高要求

3. 存储器资源限制：TCSPC通常需要建立直方图来消除环境噪声与提高精度，但在像素层级集成大容量SRAM会严重牺牲传感器空间分辨率

4. PHR架构的非线性误差：为节省存储器，研究者常采用粗细两级局部直方图读出方式，但当反射信号跨越两个"粗时间区间(Coarse bins)"时，会导致直方图不完整，进而造成严重测距误差

针对大规模SPAD阵列在移动端应用的硬件限制，本研究提出系统性解决方案：

• 分层3D堆叠架构：采用65nm/65nm 3D堆叠CMOS工艺，将BSI SPAD阵列与逻辑电路分离。顶层专注于光电转换效率与填充因子优化，底层实现复杂的TDC与信号处理逻辑

• 四分区滚动快门与资源共享：全阵列划分为多个16×16的Top-groups(TG)，每个子组中的四个Macro像素共享同一TDC与SRAM空间。通过滚动快门模式，一次仅开启1/4像素曝光，大幅降低硬件资源需求与功耗

• 两阶段局部直方图读出与HDC算法：

-第一阶段(粗测)：检测峰值确定目标大致范围(Bin宽度3.125ns)

-第二阶段(细测)：在检测到的粗区间内展开细直方图，获得更高精度

-直方图畸变校正(HDC)：解决反射信号跨越粗区间边界时的"不完整直方图"问题。

该算法利用预先测量的激光脉冲形状作为匹配滤波器核心，通过建立峰值高度与偏移量的函数关系，精确推导目标真实位置

A. 像素与电路层级设计

• 像素层级实现：传感器顶层由240×160个SPAD组成(16μm pitch)。底层电路中，每个子组通过OR Tree结构结合四个不同Macro输出，使用脉冲整形器(Shaper)将信号缩小至约300ps短脉冲，减少信号重叠与冲突

• SPAD接口电路：采用五个厚氧化层晶体管(M1-M5)组成被动淬灭电路。通过电平转换器连接SPAD ENB33信号，实现滚动快门中像素精确启用与关闭，抑制无效区域暗电流与功耗

• TDC架构：设计10-bit双环路结构TDC粗计数器：由PLL驱动的6-bit计数器细延迟链：由16阶DLL锁定的延迟链，实现97.65ps高精度转换支持每秒640M次事件转换率(Event-driven  readout)

B. 传感器封装与光学模组

• 芯片制备：传感器芯片以Chip-on-board(COB)方式贴装于PCB

• 光学配置：

接收端：配备2.3mm焦距(f/1.4)物镜，视场角41°×63°，覆盖940nm带通滤光片

发射端：集成940nm VCSEL，峰值功率15W，平均功率90mW，发散角45°×60°

• 系统架构：光学模组安装于母板，通过FPGA进行传感器配置与数据读取，经高速USB接口传输至计算机，由HDC算法进行后处理成像

A. SPAD器件特性与噪声分析

• 击穿电压(BDV)：室温下测得25.6V

• 暗计数(DCR)：在3V过剩偏压及15ns标称死区时间下，全阵列展现极高均匀性。DCR中位数仅48 cps，对应DCR密度0.38 cps/μm²。99%的SPAD DCR低于1 kcps，平均值92 cps，对提升微弱信号信噪比至关重要

• 填充因子与间距：背照式结构实现16μm像素间距，填充因子49.7%B. TDC线性度与时间分辨率

• 分辨率(LSB)：实现97.65ps超细时间分辨率

• 线性度误差：通过Code Density Test，测得微分非线性(DNL)为+0.6/−0.4 LSB，积分非线性(INL)为+0.7/−0.4 LSB。每16个Bin出现一次周期性误差，由TDC CLK与开环延迟链延迟失配所致C. 3D测距精度与系统鲁棒性

• 测距精度与精密度：在9.5米测量范围内，系统达到1cm准确度与9mm精密度。从0.3m到9.5m范围内，最大精度误差与精密度分别控制在22mm与11mm

• 超精细深度分辨率：通过超分辨率算法，系统在1米距离下能辨识小至0.2mm的位移差

• 抗环境光干扰与长距探测：

户外测试：10 klux强阳光环境下，对50%反射率目标实现4米稳定探测(20 fps)

室内长距：对低反射率物体，最远探测距离达13米

• 功耗优势：

实现HQVGA(240×160)分辨率的同时，全芯片功耗仅306 mWD. Pile-up效应与信噪比观察在0.3m以内近距离测试中，观测到精度误差显著增加，由SPAD堆叠(Pile-up)与冲突检测机制所致。

过强反射光导致多个SPAD同时触发时，事件被舍弃，有效光子计数下降，影响信噪比。

此研究成功展示了一款具备HQVGA(240×160)分辨率的3D堆叠SPAD dToF图像传感器，专为移动设备严苛环境优化。

通过65nm/65nm BSI堆叠工艺，研究团队不仅克服了大规模阵列布线的物理限制，更在有限硅片面积内集成了高效TDC阵列与SRAM资源。

研究的核心突破在于软硬件协同设计：硬件端利用四分区滚动快门与PHR架构大幅降低功耗(仅306 mW)与存储器占用；软件端导入创新的HDC畸变校正算法，解决传统PHR架构在跨区间测量时的非线性误差，使系统在9.5米测量范围内维持1cm高准确度。

此外，传感器在10 klux强环境光下的优异表现，证明了其在户外AR/VR及移动端应用的商业化潜力。

这项研究证明了3D堆叠技术是释放SPAD传感器潜能、实现高性能三维感知的关键手段，为下一代移动端深度传感应用奠定了坚实基础。