2.1纳秒！SPAD死区时间能否刷新行业极限？

此研究报告了一款具备5微米像素间距的单光子雪崩二极管，其核心创新在于导入"双层晶体管像素技术"（2-layer transistor pixel technology）。

该技术成功将SPAD的死区时间降低至仅2.1纳秒，相较于最新的6微米SPAD缩短了1/3。

死区时间的大幅缩减主要归功于将像素前端电路从底层逻辑芯片转移至顶层像素芯片的第二层，显著降低了阴极电容。

在性能表征方面，该SPAD展现出业界领先水准：室温下940 nm波长处光子探测效率达24.4%，暗计数率仅5.0 cps。

此外，腾出的底层电路空间使像素内计数器位数从传统的5位增加至7位，有效提升了飞行时间（ToF）成像的光子计数能力。

研究团队：Sony Semiconductor Solutions Corporation的Jun. Ogi等人主导，联合Sony Semiconductor Manufacturing Corporation完成。

单光子雪崩二极管因其单光子灵敏度和亚纳秒级时序分辨率，已广泛应用于飞行时间图像传感器及光子计数图像传感器。

近年来，业界发展出三维堆叠SPAD像素结构，通过Cu-Cu互连技术将背照式SPAD堆叠在像素前端电路和读出逻辑电路上，有效提高了填充因子和PDE，并允许集成更复杂的像素内电路。

然而，传统3D堆叠结构存在关键瓶颈：SPAD阴极电容增大。这是因为阴极触点与PFE电路之间的连接涉及多个金属布线层和Cu-Cu互连。

电容增大带来两大挑战：

1.死区时间延长：较大的阴极电容导致死区时间增加。

当SPAD检测到光子并触发雪崩后，会在死区时间内失去灵敏度，无法检测随后入射的光子。

在高光通量条件下，较长的死区时间会造成光子损失，降低PDE。

2.高环境光下的性能限制：为实现ToF在高环境光下的高距离精度，以及提高光子计数传感器的动态范围，必须缩短死区时间。

因此，如何在维持甚至提升像素内电路集成度的同时有效降低阴极电容，成为SPAD技术发展的重大挑战。

此研究的核心方案是将双层晶体管像素技术整合到3D堆叠SPAD像素中，从根本上解决阴极电容过大导致的死区时间过长问题。

结构创新与阴极电容缩减
传统3D堆叠SPAD中，PFE电路占据底层逻辑芯片大部分面积，需通过多层金属布线连接到顶层SPAD阴极。

此研究将PFE电路转移至顶层像素芯片的第二层，并通过穿透式通孔（through-via，即深接触）与第一层SPAD阴极直接接触（图1(c)与图3）。

这种结构极大缩短了阴极到PFE电路的连接路径，有效降低了阴极电容。根据估算，采用双层像素技术的阴极电容可减少至原结构的一半。

实验测量显示，SPAD电流因阴极电容降低而减少了58%，与电容减少幅度基本相当。

为进一步缩减阴极电容，研究团队从第一像素层移除了传输门，减少深接触的高度。第二层不仅集成了N沟道MOS晶体管，还集成了P沟道MOS晶体管，并对其阈值电压进行优化以满足PFE电路的操作需求。

逻辑电路区域扩展与功能增强
通过将PFE电路（通常包含用于SPAD控制的高电压3V晶体管）从底层移除，本结构扩大了底层读出逻辑电路的面积。这带来两个重要性能提升：

1.计数器位数增加：PFE电路在传统结构中占据底层约40%的面积，未采用双层技术时光子计数器仅能实现5位。

采用双层技术后，像素内计数器位数成功增至7位。

2.像素间距缩小：扩大的逻辑电路区域为设计更小像素间距的SPAD提供了可能，此研究成功实现5微米像素间距。

该解决方案以结构创新为核心，通过降低关键寄生参数来提高速度，同时通过空间优化增强功能，是SPAD技术在集成度与速度方面的重要突破。

制程流程与热处理优化
SPAD采用双层晶体管像素技术，在SPAD像素形成后依序制造第二层晶体管（图2）。

制程关键挑战在于热处理——由于雪崩区杂质浓度的精确控制对SPAD性能至关重要，第二层制造过程中的热处理可能影响SPAD像素性能。

研究团队采用优化的热处理工艺，减少非预期的杂质扩散。

需注意的是，为抑制对像素性能的影响，制程中未对晶体管执行硅化物工艺。

虽然这抑制了对SPAD性能的冲击，但也导致第二层NMOS的饱和电流（Ion）略有减少（约10%），主要因无硅化物导致寄生接触电阻增加。

尽管如此，第二层晶体管性能对SPAD传感器操作仍然足够。

晶体管特性与可靠性验证
由于PFE电路被移至第二层，研究团队对第二层晶体管特性进行详细测量和优化，包括NMOS和PMOS晶体管，并设计了标准阈值电压（S-Vt）和低阈值电压（L-Vt）两种选项。

Ion和Ioff特性（图6）：测量结果显示，除NMOS的Ion略微减少约10%外，PMOS的Ioff和Ion几乎维持与原始90 nm工艺高压晶体管相似的特性。

可靠性：测量了栅极氧化层的时间相关介电击穿（TDDB）、NMOS的热载流子注入（HCI）以及PMOS的负偏压温度不稳定性（NBTI），所有寿命均超过10年。

深接触高压影响（图7）：由于SPAD阳极（深接触）会施加约20V的高电压，团队测量了在深接触施加-25V与0V偏压下晶体管Ion和Ioff的变化，并观察其与晶体管有源区（AA）距深接触距离（d）的关系。

结果显示，当d > 1 μm时，PMOS的Ioff增幅小于10%。在d = 0.4 μm时，由于寄生栅极效应，Ioff增幅几乎翻倍。Ion的变化即使在d = 0.4 μm时也小于3%。

因此，PFE电路设计时考虑距离d需大于1 μm。

基本电学特性
击穿电压（BDV）：测量值为21.2V，标准偏差小于100 mV，达到与最新6微米SPAD相同水准。

所有特性测量均采用3V过量偏压（Vex）。

暗计数率（DCR）：

室温（25°C）下DCR为5.0 cps，比最新6微米SPAD更低，接近业界领先的3微米SPAD水准。在60°C时，DCR增至1121 cps（图4）。

时序抖动（Jitter）：测得的Jitter（FWHM）为168 ps，对典型SPAD传感器应用足够低。

后脉冲概率（Afterpulsing）：测得值为0.29%，对典型SPAD传感器应用而言足够低。

光子探测效率与光谱响应
在SPAD领域，光子探测效率（PDE）是衡量器件响应能力的核心指标。
峰值PDE：测量到的峰值PDE为77.7%。

940 nm处PDE：在940 nm波长处，室温低光功率下的PDE为28.6%（图5）。由于采用无间隙片上透镜（gapless on-chip lens），此研究的PDE高于先前报告。

全光谱PDE响应：在800-1000 nm波长范围内的PDE曲线显示，此研究的PDE曲线在整个范围内均高于最新6微米SPAD。

死区时间与动态性能
死区时间的缩减是此研究最核心成就，直接影响高通量光照下的动态性能。
死区时间：测得的死区时间仅为2.1 ns（图10），比最新6微米SPAD（6.3 ns）缩短了1/3。

死区时间的大幅差异主要归因于阴极电容的缩减。

高光功率下的PDE降级抑制：由于死区时间缩短，本技术抑制了高光功率下的PDE降级（图11）。

从2 μW/cm²增加光功率时，此研究的5微米像素与最先进3微米像素的降级程度相当，且优于最新6微米SPAD。

动态范围与精度提升：较小的死区时间基于较小的阴极电容，有助于在高光功率下增加PDE，提高了ToF应用中在高环境光下的测距精度及光子计数传感器的动态范围。

系统级验证
研究团队设计并制造了具备5微米像素间距、采用双层像素技术的混合型传感器原型，用于光子计数和直接ToF。

实验证明了像素及晶体管的实用性，并使用940 nm主动光源捕获了强度图像（光子计数模式）和深度图（ToF模式）（图12）。

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